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Le contrôleur d'E/S "Matisse" d'AMD Ryzen 3000 a le DIR gravé en 12nm, pas 14nm !



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Le contrôleur d'E/S "Matisse" d'AMD Ryzen 3000 a le DIR gravé en 12nm, pas 14nm !

Les processeurs "Matisse" d'AMD Ryzen 3000 sont des modules multi-puces composés de deux types de puces : une ou deux puces de processeur "Zen 2" à 8 cœurs et d'un contrôleur I/O qui emballe le contrôleur de mémoire DDR4 à double canal du processeur , Un complexe racine PCI-Express gen 4.0 et un southbridge intégré qui émet des E/S SoC, telles que deux ports SATA 6 Gbps, quatre ports USB 3.1 Gen 2, LPCIO (ISA) et SPI (pour le BIOS UEFI Puce ROM).

Il a été signalé précédemment que, même si les chiplets de base du processeur Zen 2 reposent sur un processus à 7 nm, le contrôleur d’E/S est à 14 nm. Nous avons maintenant confirmation que le dé du contrôleur d’E/S est construit sur le processus 12 nm le plus avancé, probablement GlobalFoundries 12LP. C’est le même processus sur lequel AMD construit ses puces «Pinnacle Ridge» et «Polaris 30». Les chiplets de processeur "Zen 2" à 7 nm sont fabriqués par TSMC.

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AMD a également fourni un aperçu technique fascinant de la fabrication du MCM "Matisse", en obtenant en particulier trois matrices extrêmement complexes sous l'IHS d'un ensemble de processeurs grand public, et en alignant parfaitement les trois pour une compatibilité des broches avec les générations plus anciennes de processeurs Ryzen AM4 qui utilisent des matrices monolithiques, telles que "Pinnacle Ridge" et "Raven Ridge". AMD a innové en créant de nouvelles bosses de 50 µm en cuivre pour les chiplets à 8 cœurs du processeur, tout en laissant le contrôleur d'E/S mourir avec des bosses de soudure normales de 75 µm.

Contrairement à ses GPU qui nécessitent un câblage haute densité entre la puce du GPU et les piles HBM, AMD pourrait se passer d'un intercalaire en silicium ou de TSV (through-silicon-vias) pour connecter les trois matrices sur "Matisse". Le substrat en fibre de verre est maintenant "engraissé" jusqu'à 12 couches, afin de faciliter le câblage entre les matrices et de s'assurer que chaque connexion atteint la broche correcte sur le µPGA.

TECHPOWERUP


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News postée par : Conrad56
Date : 14/06/19 à 08h39
Catégorie : Processeur
Nombre d'affichages : 915
Source de la news : TECHPOWERUP
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